手动选择频段以缩短PLL锁定时间

ADRF6820是一款高度集成的解调器和频率合成器，非常适合用于高级通信系统。 它内置一个宽带I/Q解调器、一个小数N/整数N分频锁相环(PLL)以及一个低相位噪声多核压控振荡器(VCO)。 该多核VCO覆盖2800MHz至5700MHz的基频范围。 本振(LO)输出范围为356.25 MHz至2850 MHz，可使用分频器（2分频、4分频和8分频）。

1771-OFE2  每个VCO内核包含多个重叠子频段，以覆盖数百MHz的频率范围。 将寄存器0x44中的位0和寄存器0x45中的位7均设为0，PLL可自动执行VCO频段校准并支持选择最佳VCO。

PLL锁定过程包括两个步骤：

1. 通过内部环路自动选择频段（粗调）。 在寄存器配置期间，PLL首先根据内部环路进行切换和配置。 随后由一个算法驱动PLL找到正确的VCO频段。
2. 通过外部环路细调。 PLL切换到外部环路。 鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保PLL锁定到所需频率。 校准大约需要94,208个鉴频鉴相器(PFD)周期；对于一个30.72 MHz fPFD，这相当于3.07 ms。

1771-OFE2  校准完成后，PLL的反馈操作使VCO锁定于正确的频率。 锁定速度取决于非线性周跳行为。 PLL总锁定时间包括两个部分： VCO频段校准时间和PLL周跳时间。 VCO频段校准时间仅取决于PFD频率；PFD频率越高，锁定时间越短。 PLL周跳时间由所实现的环路带宽决定。 当环路带宽比PFD频率窄时，小数N分频/整数N分频频率合成器就会发生周跳。 PFD输入端的相位误差积累过快，PLL来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁定时间急剧缩短。 如果PFD频率与环路带宽的比值提高，周跳也会增加；对于给定PFD周期，提高环路带宽会缩短周跳时间。

因此，1771-OFE2  当使用自动校准模式时，总锁定时间对某些应用来说可能太长。 本应用笔记提出一种通过手动选择频段来显著缩短锁定时间的方案，步骤如下：

1. 按照表1所示的寄存器初始化序列使器件上电。 默认情况下，芯片以自动频段校准模式工作。 根据所需的LO频率设置寄存器0x02、寄存器0x03和寄存器0x04。